横向分层闸流体（VerticalLayeredThyristor；VLT），是Kilopass研发出有的新型内存单元，需要明显减少动态随机存取内存（DRAM）的成本和复杂性。这是一种静态的内存单元，需要创下操作者；相容于现有晶圆厂的生产设备，也需要任何新的材料或工艺。

相比于一般的DRAM，VLT内存数组能节约高达45％的成本；这是因为它具备更加小的VLT内存单元，以及驱动更长行与列的能力，使其以求大幅度提高内存数组效率。然而，想充分发挥VLT的优势，就必需在依据产业标准发展的成熟期DRAM市场进行设计与生产，才能保证相容于有所不同供应商的内存产品。

目前，基于VLT技术的内存早已不具备与现有“第四代低功耗双倍数据速率”（LPDDR4）规格几乎相容的能力。VLT内存组（bank）可以仿真传统DRAM的bank，并相容于其频率；在设计VLT电路时，设计者可以自由选择相连标准DDR控制器，或是成本较低的简化版控制器。

如果用于标准控制器，由于不必须创下，VLT内存将不会忽视创下序列。系统的其他部份则不会将VLTDRAM视作标准化DRAM，因而需要任何转变。传统DRAM内存单元为了表明如何用于VLT内存单元结构LPDDR4内存，首先总结一下传统DRAM以及LPDDR4的工作方式。

熟知DRAM者也许对其有所理解，但实际运用上还是有些微差异，在此再行定义一些准则与术语以便于解读。DRAM作业的许多方面各不相同其电容储存单元。首先，电容的漏电特性造成了创下的必要性；其次，储存单元的基本作业方式之一是加载，它不会影响如何的组织内存的其他方面。

图1表明电容储存单元的原理图，左右图分别代表了加载1和加载0时。电路利用“电荷分配”（chargesharing）探测内存位值。

位线（bitline）首先被预充电到一个在0和1之间的电压值，然后利用关上读数晶体管来自由选择一个内存单元，使电荷可以世在位线与内存单元间流动。如果位线电压低于内存单元，那么负电荷就不会从内存单元流入做到在线；而如果位线的电压高于内存，那么负电荷就不会从位线流入内存单元。

图1：传统电容式DRAM内存单元的电荷分配原理（图中绿色箭头右图为电流，与负电荷流动的方向忽略）这种电荷转移转变了位在线的电压，利用感测与锁存获得最后加载数值。然而，在储存电容中丧失或获得的电荷，转变了节点上原先的电荷，这意味著加载的过程是破坏性的。因此，在每一次加载之后，都必需利用返写出操作者完全恢复内存单元中的电荷。

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